CMOS技术的硬件安全

admin 2023年7月20日13:18:27评论26 views字数 10380阅读34分36秒阅读模式
摘要

与电子系统和集成电路的情况一样,传统硬件安全是围绕着占主导地位的CMOS技术发展的。随着各种新兴技术的兴起,其主要目的是克服CMOS技术在扩展性和功耗方面的限制,因此有了改进硬件的独特机会。本文将对硬件安全进行全面介绍。

关键词:硬件安全、自旋电子学、记忆电阻器、碳纳米管、纳米线晶体管、3D集成、2.5D集成、逆向工程、篡改

1

介绍
在如今这个信息技术无所不在、高度互联的时代,网络安全面临着前所未有的挑战。已经发生许多严重的网络安全事件。例如:2019年4月,房地产和产权保险巨头First American在其网站上暴露了8.85亿份敏感客户财务记录,这些记录可以追溯到2003年,而且任何人都可以进行访问。在一般的网络安全领域内,硬件安全尤其关注在底层电子设备中直接实现的安全和信任。因此,硬件安全需要建立一定方案。例如信任根方案,用于隔离和验证计算,或其他硬件原语和保护方案。使用记忆技术是具有前瞻性的秘密密钥[1]安全管理技术,同时也是相当具有挑战性的CMOS存储技术。
这些技术揭示了新兴技术及其特性对硬件安全需求的前景匹配。选择的研究和演示基于新兴技术的安全方案也在后续进行了讨论。也讨论了未来发展的挑战和随之而来的机遇。

2

硬件安全和现有的CMOS技术

2.1 运行时的数据安全

电子产品中数据处理的机密性、完整性和可用性受到各种威胁场景的影响,如未经授权的数据访问或修改、侧信道和故障注入攻击、物理读取和探测攻击。

2.1.1 未经授权访问或修改的数据
这种攻击主要在软件级进行。密码学是最常用的保护方案,同时也提出并实现了许多硬件安全特性,例如RoT体系结构或硬件加密模块和真随机数生成器。然而,如果不仔细设计和实现的话,这样的安全特性很容易受到以硬件为中心的攻击,例如,参见[2-4]。
2.1.2 侧信道攻击和故障注入攻击
侧信道攻击从物理信道推断信息,由于电子的敏感性,物理信道是泄漏的。例如,当硬件实现不受保护时,高级加密标准(AES)很容易受到电源侧信道攻击。另一个例子是,现代处理器通过缓存和其他缓冲区泄漏信息,与计时行为、推测执行等相关。大多数对策应用某种“隐藏”或屏蔽,即通过从系统级到门级的各种方法扩散侧信道泄漏的信息。
故障注入攻击通过诱导故障来帮助推断敏感信息。因此,故障注入还可以支持或推进侧信道攻击。故障注入攻击包括直接的侵入性故障注入,例如通过激光或电磁波,还有间接故障注入,例如通过重复写入特定内存位置[5]或通过故意“误用”动态电压和频率缩放(DVFS)特性
对策包括在运行时检测故障,例如,参见[6],以及在设计和制造时针对故障注入进行加固,例如,参见[7,8]。注意,区分自然错误和恶意错误是非常重要的,这为运行时的恢复带来了实际挑战。
2.1.3 物理读取和探测攻击
如果对手能够访问传统上用于故障分析或检查的设备,如电光探测或聚焦离子束铣削工具,就可以发起相当强大的读出攻击。其中,这些攻击包括:通过金属层或衬底背面探测晶体管和电线;CMOS晶体管开关诱导的光子发射监测;或者监控记忆中的电荷。如果小心使用,这些攻击可以暴露所有内部信号。
对策旨在防止或检测物理访问。解决方案包括,BEOL中的屏蔽结构,衬底中的偏转或置乱结构,以及探测器电路。早期的研究也考虑了正式的安全技术。然而,这些方案受制于假定为攻击者的限制,这些限制可能会过时,然后将使正式的保证无效。
2.2 硬件的保密性和完整性
除了上述对运行时数据安全的严重威胁外,其他威胁如逆向工程(RE)、芯片设计知识产权盗版(IP)、非法过剩生产、伪造或插入硬件木马都是对硬件安全的进一步挑战。这些威胁的产生主要是由于现代电子产品供应链的全球化和分布式性质,它跨越了许多实体和国家。
目前已经提出了多种保护方案,可大致分为IP保护、木马防御和物理不可克隆功能(puf)。所有这些方案都试图保护硬件免受不同攻击者的攻击,这些攻击者包括不可信的制造厂、不可信的测试设施、不可信的用户,或者它们之间的组合。例如,参见[9,10]。
2.2.1 知识产权保护
这个主题可以进一步分类,即逻辑锁定,伪装和分裂制造。伪装和分裂制造分别改变了制造过程,以保护恶意的用户和不受信任的制造厂,而逻辑锁定工作在设计级别,寻求保护制造厂和用户。
逻辑锁定通过插入专用锁来保护IP,专用锁由密钥操作。如果没有密钥,逻辑锁定将确保设计IP的细节不能完全恢复,IC将保持无效。锁通常通过附加的逻辑实现,例如异或/同或门。只有在制造之后(最好是在测试之后)才能激活IC,即将密钥加载到专用的、防篡改的片上存储器中。
关于逻辑锁的早期研究考虑了各种插入锁的启发式方法。然而,随着布尔可满足性(SAT)的攻击的传播,不得不开发先进的方案。反过来,这些方案又刺激了其他攻击和防御的进一步发展,其中一些方案还进一步考虑了oracle-less模型,如[11,12]。
伪装可以减轻恶意终端用户的逆向工程的攻击。因此,伪装是指为了保护设计IP而改变IC的布图级外观。这可以通过专门的线前端(FEOL)处理步骤实现,如掺杂区域、与/或门结构接触,也可以通过混淆线后端(BEOL)互连实现。伪装已经可以用于商业应用。注意,模糊化在设计时也是已知的,例如,通过模糊化有限状态机,这种技术与伪装正交。
与逻辑锁定一样,伪装容易受到分析攻击。此外,伪装可能被上述的物理读出和探测攻击破坏。
拆分制造旨在保护设计知识产权不受不可信代工厂的影响。正如术语所表明的,其思想是将制造流分离,最常见的是将其分解为一个不受信任的FEOL流程和后续的受信任的BEOL流程。这种分离为FEOL和BEOL的做法是可行的,原因有很多:需要将FEOL外包,因为它需要一些高端和昂贵的设施;在FEOL之上的BEOL制造比FEOL制造本身要简单得多;可以聘请一些内部或可信的第三方设施进行BEOL制造;供应链的唯一区别是FEOL晶圆的制备和运输到该设施进行BEOL制造。请注意,分离制造已经被成功地证明;[14]描述了IBM和GlobalFoundries之间130nm分离工艺的良好结果,[13]报道了三星在奥斯汀和韩国运行的28nm分离工艺。
对于FEOL设施,分割布局看起来像一个“门的海洋”,这使得相关对手很难推断整个网列表及其设计IP。尽管如此,鉴于常规的、安全无关的设计工具在FEOL和BEOL上都可以整体工作,关于省略的布线的提示可以很好地保留在FEOL中[59-61]。
2.2.2 木马防御
木马的概念涉及范围很广,需要从多个维度进行分类,它涉及恶意硬件修改,这些修改工作在系统级、寄存器-传输级(RTL)、门/晶体管级或物理级;试图从集成电路中泄露信息,降低集成电路的性能,或破坏集成电路的全部工作;始终处于开机状态,由内部触发或由外部触发;等。木马可能是由不可信的第三方IP、对抗性的设计师、或通过“黑客”设计工具引入的[63],甚至更有可能是在IC的分发和部署过程中引入的。防御方案可以分为设计和制造期间的木马检测和运行时的木马缓解。前者依赖于测试、验证等,而后者依赖于专用的安全特性,用于可测试性和自我认证,监控和检测恶意活动等。此外,逻辑锁定和分裂制造可以在一定程度上阻碍制造时的木马插入。这是因为不完全了解其布局及其IP的对手无法轻易插入一些特定的、有针对性的木马[15]。
2.2.3 物理不可克隆函数
当施加一些输入刺激时,PUF应提供完全不相关的输出响应。对于相同的PUF,即使在不同的环境条件下,该响应也应该是可重复的,但对于不同的PUF实例,即使对于相同的PUF设计,它也必须不同。PUF用于硬件的“指纹识别”或认证,使用所谓的“弱PUF”,它只提供处理一个/少数固定输入的能力;或基于挑战-响应的安全方案,使用所谓的“强PUF”,它提供处理大量输入的能力。PUF的理想属性是唯一性、不可克隆性、不可预测性、再现性和篡改弹性。
电子PUF代表了PUF的主要类别,其突出类型的电子PUF使用环振荡器、仲裁者、双稳态环和存储器。即使对于高级处理节点,这种PUF的实现和集成也相对简单。这种PUF的核心原理是通过各种专用电路利用(CMOS)制造固有的工艺变化。然而,对于大多数PUF实现来说,由此产生的随机性是有限的;它可能是机器学习的,因此可以被克隆。
光学PUF代表了另一个有趣的类别。这里的想法是制造一种“光学标记”,它除了在选定的光学介质中固有的结构变化外,还可以包含随机包含的材料,例如纳米颗粒。根据标记的材料和包含物以及标记本身的设计,这些现象本质上是高度混沌和非线性的[16]。因此,光学PUF被认为比电子PUF更强大。

03

选定新兴技术的基本原理
更先进的技术,如负电容场效应晶体管或光子学。除了3D和2.5D集成,所有选择的技术都是在器件级别实现的;因此,这些技术也可以被称为新兴器件。
所选技术至少在某种程度上都与CMOS制造兼容。因此,这些技术的实用性使其具有很好的前景,因为它们还可以实现一些混合CMOS新兴电子产品。总的来说,新兴技术寻求克服CMOS在可扩展性和功耗等方面的基本限制。在实践中,各种技术也被结合应用,例如,斯坦福大学的研究人员和其他人利用碳纳米管和3D IC中的自旋电子学的N3XT方法[17],还有研究人员研究了自旋电子忆阻器件[18]。
3.1 新兴器件
3.1.1 自旋电子学
它与CMOS技术在许多方面都不同。首先,除了电子电荷,电子的自旋还被用于计算和存储。其次,开关过程是非易失性的、磁电的,并且受自旋传递转矩(STT)等其他相关现象的影响。第三,自旋电子学通常以重金属、铁磁体与/或氧化物结构的堆叠形式实现,但也有人提出使用其他材料,例如石墨烯、超导材料,甚至有机材料。尽管如此,自旋电子学的制造可以与CMOS加工兼容。第四,与CMOS相比,自旋电子器件可以提供更低的功耗、内置内存功能、内置可重构性和更好的可扩展性。
自旋电子学已被详细研究用于内存与或逻辑应用,甚至用于互连。例如,由英特尔、加州大学伯克利分校和伯克利实验室共同领导的努力促进了一种磁电自旋轨道逻辑,与CMOS相比,该逻辑具有更优越的开关能量(10到30倍)、更低的开关电压(5倍)和更强的逻辑密度(5倍)。这种磁电器件也兼容CMOS制造,因为它可以在互连层中实现。在其他应用中,可重构逻辑、概率计算和内存计算与自旋电子学很匹配[19]。
3.1.2 记忆电阻器
忆阻是记忆电阻器的简称,是除众所周知的电阻、电容和电感元件外的另一种基本电路元件;其理论早在1971年就已经被研究过了。忆阻器根据施加的电压或电流的历史保持内部电阻状态。一些但不是所有忆阻器的另一个有趣的特性是非线性响应,导致“捏滞回线”。也就是说,这样的忆阻器显示一个电流/电压阈值,只有当超过这个阈值时,它们的内部状态才会切换。
忆阻器件的实现仍在研究和开发中,考虑到各种材料和安排,如二氧化钛,自旋电子学,或碳纳米管,大多数方法仍然与CMOS制造兼容。更广泛意义上的记忆系统,如电阻性随机访问存储器(ReRAMs)甚至相变存储器(PCMs),正朝着商业应用的方向发展。除了内存,忆阻器在内存计算、神经形态计算和可重构逻辑方面也很有趣。
3.1.3 碳纳米管和晶体管
碳纳米管(CNTs)由一层或多层折叠的石墨烯组成,石墨烯是单层碳原子在二维蜂窝状结构中的平面排列。换句话说,碳纳米管形成具有单或多个碳片“壁”的圆柱形结构。碳纳米管的直径通常为几纳米,长度为几微米。碳纳米管可以是金属导体,也可以是半导体,这取决于它们的结构。碳纳米管具有优异的电学、物理和热性能,这主要是由于其碳原子之间的强键。例如,理论上,单个金属碳纳米管可以保持比铜高1000倍以上的电流密度,这也有望缓解电迁移。然而,在实际应用中,碳纳米管必须彼此之间以及与其他材料之间形成界面,这使得这种增益在某种程度上难以实现。尽管如此,人们也可以根据需要构建复合结构来调整碳纳米管的性能,例如,使用铜使碳纳米管的热膨胀系数适应于硅的热膨胀系数[20]。
碳纳米管已被广泛研究用于互连,如,以及用于晶体管,如。本质上,碳纳米管场效应晶体管(cntfet或cnfet)利用多个碳纳米管作为晶体管通道,可以以不同的排列方式实现,例如作为门-全能结构,碳纳米管制造工艺的不完善性和可变性影响着碳纳米管的制备。然而,这些限制可以通过器件和芯片设计方法来解决cntfet的芯片级应用已被成功证明。
3.1.4 纳米线晶体管
纳米线fet (nwfet)利用纳米级和半导体线作为晶体管通道。已经研究了各种类型的nwfet,例如,使用硅,砷化铟,锗,甚至聚合物作为材料;均质或异质线结构;全方位门或垂直门结构等概述也可在中找到。从概念上讲,nwfet与cntfet有些相似,但nwfet允许在制造过程中对所需性能进行更精细的控制(尽管芯片规模制造也存在挑战,而cntfet提供更好的性能。此外,nwfet在某种程度上类似于纳米片晶体管,它们已经在向商业应用迈进。
纳米线晶体管已被提出用于传感应用、柔性电子学和可重构逻辑等应用。对于,通过选择性抑制一种类型的载流子(如电子)的注入,而通过控制门调制另一种类型的载流子(如空穴),附加的程序门能够在n通道和p通道行为之间切换晶体管。
3.2 3D和2.5D集成
除了上面概述的新兴器件都是在设备级实现的,3D和2.5D集成的目标是在系统级。也就是说,这些技术包含了“建造摩天大楼”或电子“城市群”的概念。驱动这些技术的有两个因素:一个是CMOS可伸缩性瓶颈,这在高级节点中由于可路由性、间距缩放和过程变化等问题而变得更加严重;另一个是需要推进异构和系统级集成。
三维集成是指垂直堆叠和连接多个芯片或活动层。这种方法可以根据底层技术进行分类,主要是基于透硅的3D IC,其中多个芯片分别制造,然后堆叠和粘合;面对面3D IC,两个芯片分别制造,然后直接在其BEOL金属“表面”粘合;单片3D IC,多个有源层依次制造。各种研究、原型和商业产品都表明,这种3D集成电路比2D集成电路具有显著的优势,例如,见[21-24]。
2.5D集成,促进了2D/3D IC系统级的并行集成。也就是说,中间体充当集成载体,容纳一些系统级互连结构,甚至可能包含活动组件。构建2.5D IC形式的先进电子系统被认为比3D集成要简单。这也是因为中间插入体通常使用成熟的技术节点实现,以节省成本和良率管理。最后,2.5D集成电路在市场上已经很成熟,例如,见[24,25]。
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原文始发于微信公众号(中国保密协会科学技术分会):CMOS技术的硬件安全

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  • 本文由 发表于 2023年7月20日13:18:27
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